digest from: http://physics.scnu.edu.cn/99/smqh/1068.htm 

想用FPGA实现下面的功能：
每一个时钟上升沿有32位数据同时输入，
需要将其在这一个周期内转换为4个8位数据串行输出，
及一个8位数据口分四次输出共32为数据，
并附加一个输出信号指示输出数据，即对外部器件来说，
在这个附加信号上升沿即可读取当时的8位数据 

设计思路:
硬件:
信号源(32bit)-->fifo(4个8bit拚起来,大小无所谓,大概160左右)
-->cpld-->输出(看需要加一个fifo)
软件
假设输入时钟5M,则用5M时钟读取信号源数据到fifo,用至少25M(最好30M)的外部时钟
,写一个状态机,5个状态,分别是1:读取fifo中的32bit数据
2,3,4,5拆分数据输出
倍频不可取:
首先倍频的物理实现
1.pll
2.延迟线
实际电路相当复杂,我不认为目前已经又可以综合的vhdl来支持
如果成本critical,你可以想办法将32bit的fifo省去,或者用cpld内部
资源做一个极小的fifo即可,甚至10级左右深度就够了